可实现满足电源预算要求的FPGA设计

2020-07-23 00:57字体:
  

  供电的利用疾捷增添,低功耗策画已成为延迟电池寿命所不成或缺的职责。另外,正在决断产物尺寸、重量、和作用时,功耗也饰演了主要脚色。因为消费性电子的性命周期越来越短,具可轨范特质,且能轻松为产物增添差别化特质的正在消费利用中日亦受到注重。以是,思要抵达最佳的静态与动态功耗,必需取决于选用相宜的FPGA架构。

  Actel的闪存FPGA是业界低供耗的指引厂商,除了闪存 FPGA自己的低功耗特质外,策画职员还可欺骗少少手艺来进一步低浸编制总体功耗。正在这篇作品中,将归纳先容易失性FPGA的电源特质,以及怎样正在举行板级策画时,低浸编制的静态与动态功耗,征求RAMI/O、以及频率树等。

  古代从此,正在选用FPGA组件时,本钱、容量、效率、封装大局等,通俗是编制架构师或策画职员的紧要斟酌。但跟着征求便携消费电子、医疗等哀求低功耗的利用疾捷兴盛,现正在,功耗效率也已成为选用FPGA时的首要斟酌。通常来说,策画职员对ASIC或FPGA的静态与动态电源特质都相当熟习,但却恐怕不知道基于闪存的易失性FPGA具备有别于古代基于SRAM的电源特质。

  易失性FPGA有两个特别的电源因素:正在编制通电时,编程所消磨的修设电源(configuration power),以及正在FPGA组件通电时所散失的突波电源(inrush power),如图1所示。

  基于FPGA的板级策画职员正在遴选电源供应和电池时,必需将修设电源与突波电源都纳入斟酌。即使基于SRAM 的FPGA供货商都试图低浸突波和编程电源,可是正在简单电途板上稀有颗 FPGA,或它们是正在分别的电途板上,却由沟通电源供电的情状下,这两个电源成份照旧会发作吃紧的负面影响。

  若编制有屡次的On/Off周期,此一特别的电源消磨就会尤其吃紧,这正在预估电池寿命时,必然要额外斟酌进去。

  其它,易失性FPGA需求外部启动PROM行动修设贮存,这也增添了总体的电源消磨。尽管有些供货商正在安装中内修了大容量的闪存,但此特别的贮存电源照旧会存正在。

  以是,要遴选一可能刷新电源的战略时,编制架构师与策画团队必需知道确实的编制操作形式以及相对应的电源情境。如图2所示,此一编制的电源特质显示出,此编制会正在分别的温度下操作,且其任务与闲置周期时刻比大约是1:1。

  透过如许的图形显示,有助于做出准确的电源策画战略。以图2的案例来说,彰着,策画职员必需全力低浸温度、静态、以及动态电源。

  只消当FPGA通电之后,不管是否运作,都必然会有静态电流发作,而它亦称为晶体管泄电流,此气象会跟着工艺缩小日益吃紧,况且当组件正在运作时,会变成温度的上升。可是,固然静态电流增添,但相较于动态电流,照旧比拟小。

  低浸静态功耗的办法有许众种,对FPGA策画职员来说,应当效力以下三个基础准则:最小的晶粒、起码的资源、熟习FPGA架构。

  FPGA产物通俗都市征求一系列分别容量与分别特质的分别晶粒。由于,晶粒越小,其静态电源就越小,以是FGPA策画职员应当正在确保效率倾向可满意的情状下,选用系列产物中晶粒最小的组件。

  “起码的资源”是指,策画职员应尽量裁汰RAM、PLL、I/O等资源的行使。举例来说,要低浸I/O数目,策画职员就必需行使时刻众职责(TIme mulTIplexing),以及起码的I/O数目策画区隔,此手艺能协助封闭I/O组(bank),或低浸一个组中所需的I/O法式数目。

  “熟习FPGA架构”意味着,策画职员需知道PLL、RC、振荡器、I/O 组等动态资源的各式分别断电形式。以Actel IGLOO FPGA为例,它可供应具分别电压的沟通I/O法式。以是,采用较低的参考电压,恐怕会显着刷新静态功耗。

  而电途板策画职员正在决断热能执掌、电压秤谌、阻抗负载时,饰演了一个合头的脚色。温度上升会影响静态电源,而静态电源的非线性增添不但会导致静态电源的增添,同时也会发作更吃紧的散热题目。欺骗冷却手艺尽量低浸周遭温度不是一件粗略的任务,额外是正在电途板空间和本钱都有限的条款下。

  另外,将输入电流驱动到完美电平、避免阻抗负载、以及将无用的接脚接地等,都是低浸静态电源的有用格式。

  与低浸静态电源相较,策画职员正在收拾动态电源时必需更为严谨,且须透事后组织(post-layout)、电源模仿等理解器械,先获得昭彰的策画动态电源漫衍图形(power profile)。

  动态电源漫衍图形可能明确显现出每个FPGA所行使的资源。由于FPGA具有弹性,一个沟通的安装上,能够有众种分别的利用类型,因此若没有长远知道实践的动态电源漫衍,便无法有用地收拾这个题目。图3所示为三种分别的策画类型。理解MPEG的电源漫衍,能够让策画职员避免花时刻低浸I/O动态电源,可是,若对编制限度器来说,就应额外将电源优化和热执掌聚焦正在I/O题目上。

  动态电源紧要是由RAM、I/O、频率树、逻辑电源等身分所变成,接下来将离别先容低浸分别类型动态电源的手艺。

  通俗,读取的电源消磨会比写入高一点,而RAM读/写的电源会随延续地方的汉明隔绝(Hamming distance)增添而变大。以是,应当尽量正在启用读守信号前,先尽恐怕实践最众的写入操作,然后,正在切换回写入操作前,尽恐怕读取内存以得到所需的数据,如许能力有用低浸 RAM电源消磨。

  正在低浸峰值 RAM电源方面,能够斟酌采用将读取和写入操作置于频率边沿(clock edge)的反侧,或是对RAM读/写埠上的频率予以门控 (gate)。

  FPGA I/O电压通俗比重点电压大,况且通俗I/O 组(bank)会消磨不少的电源,以是策画职员正在决断选用I/O法式、接口频率需求、接脚范围等策画时,都需求特地严谨。

  差动式 (differential) I/O,如LVDS、LVPECL和阻抗终端式I/O,如HSTL、SSTL等,通俗其静态电源较高,但动态电源较低。以是,对有较高切换(toggle)频率的策画来说,能够选用这些I/O。

  低浸 I/O 数目是主要合头,策画职员应从新斟酌团体的策画/功效区隔(partitioning)是否稳妥?以及是否恐怕用时刻众职责(time- multiplexed)的办法裁汰I/O数目。另外,因为高切换频率会导致动态电源增高,为了低浸 I/O的行为或切换率,策画职员必需消灭 I/O驱动器输出端的非预期突发信号(glitch)。另一个常用手艺是,遴选可低浸切换位的总线编码(bus encoding),并将总线上的延续数值干系正在沿途。

  频率树(clock tree power)系与频率成正比,况且不管区域中的行为是否举行,频率树电源仍会络续消磨。而古代的频率门控(clock gating)手艺是有用低浸电源消磨的办法。

  以芯片级的频率门控为例,通常常用的编制级频率门控手艺可使整颗FPGA的频率暂停,有用停用一起的功效性,并提防逻辑的切换。爱特的闪存 FPGA可供应Flash*Freeze形式,较编制级频率门控更具弹性,能够限度输入/输出形态并终止频率。

  RTL级的频率门控也是广大行使的省电手艺,共有基于 latch以及没有latch的两品种型。但正在操纵时必需注意频率偏移(skew),以及启用信号恐怕变成的特别格外信号(glitch)。咱们通俗会倡议行使基于latch 频率门控来消灭AND门输出端恐怕发作的特别格外信号。

  另外,大个别基于闪存的 FPGA组件中都有一个以上的PLL,来行动分频、倍频、移相称操作,这些PLL也都市消磨特别的电源。对功耗敏锐的利用来说,应尽恐怕避免行使PLL。举例来说,若需求分频,能够用一个除法器代替PLL,来发作新的频率频率。若必然要用PLL,则必需尽量将各式PLL的组合予以优化,以低浸PLL输出的最大频率。同时,基于闪存的 FPGA中的PLL有一Power-Down 输入接脚,当不需求的功夫,能够欺骗此输入来封闭 PLL和频率搜集。

  当采用FPGA举行具苛苛功耗哀求的利用时,编制架构师和策画团队应当昭彰知道终端编制的操作形式以及电源漫衍形态。再透过对FPGA架构的领悟、嵌入式功效方块、电源合系特质,如电源形式、各式操作电压等,策画职员才有恐怕布置相宜的策画手艺,来满意电源预算的哀求。

  对编制架构师来说,咱们倡议的策画格式论为:得到终端编制的操作形式与编制电源漫衍。理解编制离别处于闲置、睡眠、封闭形式的时刻比例、 On/Off频率、以及操作的职责周期。倘若On/Off频率高,则须注意易失性FPGA恐怕会有突波和修设电流的题目。倘若职责周期占操作的比例不高,且大个别的时刻是处于闲置或睡眠形态,要点就应当放正在低浸静态电源。但若职责周期正在一起形式下都很均匀,那么收拾静态和动态电源就一律主要。最终,若是编制大个别都处于操作形态,那么FPGA的动态电源策画就更为主要。

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